ソニーの超高速読み出しの基本的な理屈はISSCC2012で発表された奴
日本語解説で分かりやすいのが↓
ttps://dc.watch.impress.co.jp/docs/news/439455.html

かいつまんで言うとトランジスタ共有→　回路規模半分にして速度向上
上下２分割→　各カラムADCが受けもつ回路数半分にして速度向上
他にも下位５bit分を束ねたカウンタを複数のカラムで共有して高速クロックがヘタるのを防いだりと
とにかく共有共有共有で不要な回路配線をひたすら減らすことで
消費電力の低減と高速化を実現したのがR2世代のソニーセンサー
そこにDRAM積層して読み出しI/Fの制約・像面位相差AFの弱さからも開放したのが
RX100m5やα９に使われてるセンサー

でも積層って言葉使わない方がいいかもしれない
CMOS＋裏面照射＋DRAMキャッシュ搭載
CPUでいう2次キャッシュが搭載された感じ
高速連写用にセンサー裏にDRAM搭載されたやつって言えばいいかな
電力と回路規模を膨大に費やして速度を上げてると思っちゃうんだろうけど、普通に違う。


大量に撮影して合成で低幕速の欠点を補えるなら、なぜ今までできなかったのかといえば
センサーからの出力I/F（LVDSなど）の速度に限界があって
そんな短時間に何枚も読み出せないから。

よくRAW連射X枚までノンストップで云々をバッファーがどうとかいうのがいるけど、
そんなものは全く問題ではない。問題なのはセンサー読み出しI/Fなんだわ。

でも積層CMOSにRAMを組み込んでおけばI/Fから読み出す前に蓄えることができる。
文字通りバッファーだ。だから短SSで撮影しまくって
必要に応じて読み出し、合成なんて荒業が使える。
トレンドどころかソニーとサムスンくらいにしか出来ない超絶反則技