【悲報】M5も2nmではなく3nm継続らしい

Intelは来年1.8nmだっていうのに…

Intelをさんざんバカにしまくったブーメランが来年刺さりそう

なんでお前はそんなにクソスレ立てるの？
専門板ってなんだと思う？

これか？

パソコン性能が飛躍的に向上へ、Intel「1.8nmプロセス」導入で高い処理性能と低消費電力を実現へ
2023年12月22日
https://buzzap.jp/news/20231222-intel-ships-to-intel-next-post-2nm-production/

オランダがASML製｢露光装置｣の輸出規制を強化
2024/09/25
https://toyokeizai.net/articles/-/828308

TSMCの人に聞いたけど、XXナノメートルといってももうなんの寸法がそれなのか訳わからなくなってるってさ
Intel7とか独自に勝手に故障しているだけだから意味ないって

CMOSのゲート幅だろ
そのTMSCのやつが無知すぎるだけ

歩留まりを上げて安定させるのが難しい
それができるからTSMCが抜けてる

TSMCの社長と昨日話ししたけど
これからはIntelの時代になるって言ってたわ

>>6
だからそれが自称なんだろ
https://atmarkit.itmedia.co.jp/ait/articles/1909/20/news016.html
https://www.tel.co.jp/museum/magazine/report/202311_02/?section=7
https://www.tel.co.jp/museum/magazine/report/202311_02/img/image7.jpg

このスレ立った途端にIntel社長クビｗ

マジだ。ゲルシンガー退任か。
まあ誰がやってもGPUが性能上げられないと無理だけどな。

まあintelの場合3nmクラスの量産開始宣言はしたけど数が出なくて単価が高いXeon以外の最新製品はTSMCに外注してるってのが答えよな
一番自社で作らなきゃいけないボリュームゾーンの製品をまかなえるほど先端プロセスが安定していない

Intelの頼みの綱18Aは相当歩留まりが低い模様
Intel 18A node yields reportedly at a dismal 10%
https://www.notebookcheck.net/Intel-18A-node-yields-reportedly-at-a-dismal-10.927700.0.html

Intel身売りの話はどうなったの？

3nmも最初は相当歩留まり悪かったからな
スマホ用で修行して、Mモデルはその後だろ

N3B採用はM3とA17 Proだけでほぼ同時だぞ
一番数が出る非ProなiPhone向けはN3Bで作ってないから
修行はむしろ面積大きいが数が出ないチップでやったと言える

M5が3D構造化すると言うのは本当なのかな
特に期待してなかったけど実現するなら凄いよね

積層して性能上がりそうな要素ってLPDDRやめてHBMにするぐらいしか無いと思うが
そんな帯域を必要としてるのってGPU強いMax以上で無印M5あたりを3Dパッケージングする動機は見当たらないな

積層したら熱くなるんちゃうの

Appleがグラボ業界に殴り込む展開か
NVIDIAが潰れるな

tsmc soicって垂直方向の接続の技術だが
チップ自体が垂直方向に重なっていくとは限らないだろ

垂直方向の技術を使うぞ！
↓
垂直方向に重なっていくとは限らないだろ！

？？？？

ラピダス･IBM、2ナノ半導体を性能通りに動かす技術開発
https://www.nikkei.com/article/DGXZQOUC104F10Q4A211C2000000/

Ultra Fusionも水平にチップが並んでるけど
接続部分は垂直だからな
https://cdn.mos.cms.futurecdn.net/WiSvbz9Y2SoaTPmaVDdoK3-320-80.png

これまでMaxチップやProチップでUltra Fusion使わなかった理由はデータ伝送のための電力消費が大きすぎること
接続部分のバンプが細かれば細かいほど省電力になる
今後技術が進んでいけばMaxチップやProチップでも複数のチップを繋いだチップレット型になっていくだろう

細かさは配線密度に関係するだけで消費電力は配線本数と配線長で決まる
横に並べるだけでは配線長の問題は永遠に解決しない

AMDがキャッシュ積層とかやってるがコストが爆増
Apple Mシリーズのような統合型SoCでキャッシュだけのために偏ったコストをかけるのは非現実的
CPU、GPU、NPU、エンコーダー、キャッシュとバランスよく増量していくべき
本格的な3D実装はまだまだ先かと

M5はSoCのままで、Pro/Max/UltraがSoICらし

Ultra Fusion的に水平にチップが並ぶのは間違いなさそう
Ultra Fusionがアホだったのは全く同じダイを2つ並べたこと
例えばSecure Enclaveは2つもいらない
エンコーダーが2倍に増えるのは恩恵があるがデコーダー2倍は要らない
レイテンシーが重要なCPUクラスタを物理的に離れた場所に置くのもデメリットが大きい
デスクチップ専用なので高効率コア2倍も要らない
USBコントローラーも別に2倍も要らない、それよりもTB5のような新規格の方に面積を使う方が恩恵が大きい
あまりに無駄が大きかった

IntelやAMDと同じようなCPU、GPU、ANE、IOダイを作り分けた普通のチップレットになるだろう
もしかしたら

途中で送信してしまった
もしかしたらレイテンシを低減するためにCPUとIO系がセットで1つのダイを構成し
低電圧、高密度ライブラリで作れる残りのGPUとANEが同じダイとかになるかも？

Eコアなどの無駄を省いてGPUやRAMに柔軟にリソースを振れるようになるわけだな
Private Cloud ComputeやVision Pro向けのチップも作れる

Eコアとかゲロ小さいから気にするようなもんじゃないけどね

CPUダイとGPUダイを作り分けられるメリットが何より大きい
CPUダイはより高クロック、GPUダイはより高密度のライブラリと使い分けできる
歩留まりが向上して製造コストも抑えられる

Åはよ

Eコアの性能はM2クラスだからEコア×4構成でもM3を超えるぞM4

M4のEコアはSIMD系以外のほとんどの面でM1のPコアに負けてるよ
https://eclecticlight.co/2024/11/20/inside-m4-chips-cpu-core-performance/

嘘だろ
そうでないとM4の圧倒的性能を説明できない

M1のEコアと比べたら大幅に性能上がってるよ
あくまでM1のPコアには及んでないという話

ナノメートルというのはオンとオフのスイッチの隙間の距離なわけだが、
これは10nmぐらいでとっくに限界を超えてて
短くしても電子が漏れ出して正確に動作しない事が分かってる。
スタンガンの接点の間をビリビリって電気が流れちゃうようなもんね。
短すぎてどんな微電流でも漏れちゃうの。
じゃ最近のプロセスで何が3nmとか1.8nmなのかっつーと、
スイッチの配置の工夫や積層化で高速化して、
電子漏れが無かったとしたら1.8nm相当だよねって話。

半導体分野の技術力をアピールすんのに
微細化以外の価値基準が見つからないから
便宜的に1.8nmとか引き続き使ってんのよ。
なんか詐欺みたいやろ。

陰謀論にハマってそう

ここへきて3nmから2nm以下へ40%短縮とか、
あれれ話がうますぎるぞって思うやろ。
とはいえ進化は進化やからゲート長偽装は
進めば進むほど数字が減る製造プロセスの
バージョンナンバーぐらいに思っとけばいいの。

AIが電子漏れをエラー訂正できる程度に抑えつつ
より配線長の短いスイッチの配置をズラッとご提案してくれるから、
実現性と歩留まりの相談しながら作ってみるのが今の半導体開発。
計算速度自体は積層化で今後もそこそこ早くなるやろけど
省電力化や低発熱はもーほんま限界に来てる。

省電力化は難しくない
電力は電圧の二乗に比例するので
例えばGPUコアを4倍に増加させて2分の1の電圧で動かした場合
性能は2倍だけど消費電力はそのまま

という理屈で性能が上がっていったのは2000年代初頭まで
それ以降は定電界スケーリングが成立しなくなってVthもVddも大きく下がらなくなった

単純に面積増やして電圧下げればいいだけだよバカ

歩留も取れ高も激減してコスト数倍になる

M1がダイ面積100mm2くらい
M2がダイ面積140mm2くらいだが
別に製品の価格が数倍になったりしてない
最新プロセスは年数が経つとファンドリ側が値下げしてくれるから
値下がりした分、ダイをおっきくしていけばいいだけ
プロセスルールの進歩が遅くなったとしても、チップが進歩していくことには変わりない

実はA18 Proも100mm2くらいまで拡大してる
M1と同規模の面積で、クロックを落とすだけでスマホのTDPに収まってる

ノート向けチップにも同じことが言える
M7やM8チップが250mm2くらい（M1 Proと同規模）に拡大したとしても
クロックを落とせばMacBook AirのTDPに収まるはず

Transistor Densityは順調に増えてる
GAAとBSPDNと高NA EUV露光装置を組み合わせることで450MTr/mm2まではいけそうだ
M5（TSMC N3P？）、M6（TSMC N2?）、M7（TSMC N2P？）

既に3D方向に重ねていけば解決する時代だから微細化は必要ないな
0.1ナノプロセスぐらいで十分だろ

トランジスタ密度を優先して高密度ライブラリで作るとクロックが出せずIntelやQualcommにシングルスレッドで負ける

M6を待つのが勝ち組？

A10かA8あたりで微細化は終わり

>>1
M3が期待ハズレだったのも覚えてないのか馬鹿者