【次世代半導体】IBM、NanoStack技術に基づく0.7nmチップの試作に成功 2nm世代比で性能を50％向上 [すらいむ★]

IBM、NanoStack技術に基づく0.7nmチップの試作に成功 2nm世代比で性能を50％向上

■IBMが0.7nmプロセスの半導体チップ試作に成功

　IBM Researchは現地時間の6月25日、NanoStack技術に基づく「CMOS 7A(0.7nm)」プロセスを利用したチップの試作に成功した事を発表した。
　この発表に先立ちオンラインの事前説明会の形でその概要が紹介されたので、その内容をご紹介したい(Photo01)。

（以下略、続きはソースでご確認ください）

マイナビニュース　2026/06/25 20:35
https://news.mynavi.jp/techplus/article/20260625-4627735/

IBMはすでにCMOS 7Aに関する論文を公表済である。2025 Symposium on VLSI Technologyでは「NanoStack Transistor Architecture for CMOS 7A Node and Beyond」を発表しており、今年開催されたばかりの2026 Symposium on VLSI Technologyでは「Area and Performance of Staggered-Channel Nanostack SRAM Bitcells(TFS2.5)」を発表している。言ってみればこの2つの論文で発表した内容を利用したチップを実際に試作する事に成功した、という話である(Photo01)。

>>>2

既存んの者から技術力を上げたということなのかな

• 2nm世代と比較して50％の動作周波数向上、または70％の消費電力削減(Photo02)。
• 2nm世代と比較してSRAMの面積を40％削減(Photo03)
といった特徴を持つ。

>>4

従来と同じ大きさなら５０％性能アップ

従来より４０％小型で作成したら消費電力が７０％削減される

こういった意味合いなのだろうか

この積み重ね方式、IBMのものはTop-FETとBottom-FETを別々に構築する方法であり(Photo05)、このためPMOSとNMOSで例えば異なる材料を用いたり、個別に最適化を施すことも可能と説明された。

>>6

汎用性が高すぎるだろう！

それぞれのNanoSheetの厚みは約5nm、NanoSheet同士の間隔は約9nmだそうだ(Photo06)。
2025年の発表では下層がNMOS、上層がSi/SiGeベースのPMOSで、間は25nmという話だった
Photo06:2025年の発表では下層がNMOS、上層がSi/SiGeベースのPMOSで、間は25nmという話だった

5nm、と同士の間隔は約9nmなので14nmという事なのかな


たった１年で25nから14nまで小型化に成功したことはすごい